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**基于中芯国际14nm 10G多协议SerDes PHY IP发布

发布日期:2020-05-02

GRCC汽车电子电气架构创新发展论坛

2020-05-02 21:06:19

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这是行业**SMIC FinFET工艺上有成功测试芯片的多协议SerDes PHY IP,具有很强的灵活性,在保证PPA不损失的情况下对设计进行了简化……


4月30日,Cadence公司宣布基于SMIC 14nm工艺的10Gbps多协议PHY研发成功,这是行业**SMIC FinFET工艺上有成功测试芯片的多协议SerDes PHY IP。

该多协议SerDes PHY IP具有很强的灵活性,在保证PPA不损失的情况下对设计进行了简化。Cadence方面表示,它采用了经过大量量产验证的Torrent架构,可以有效的帮助客户降低产品风险,缩短产品上市时间。

图 1 测试芯片和实际运用场景模拟演示

此PHY IP可以在单个macro上运行多种协议,支持从 1Gbps 到 10.3125Gbps的连续速率,适用于PCIe (Gen 1/2/3), USB 3.1 (Gen1/2), Display Port Tx v1.4, Embedded DisplayPort Tx v1.4b, JESD204b(max 10.3215Gbps), 10GBase-R, XFI, SFP+, RXAUI, XAUI, QSGMII/SGMII, 以及 SATA 3 (Gen 1/2/3) 等协议。PCS支持PIPE 4.2接口。   

图2  系统级模块框图

Cadence多协议SerDes PHY IP的主要特性有:                                 

独立链路的多协议支持

支持PCIe L1 sub-states

片上终端电阻自动校准

支持SRIS和内部SSC生成

支持多达16 通道(lanes)

支持分叉模式(bifurcation)

支持内外部时钟源动态检测

SCAN, BIST,串/并行环回功能  

此多协议SerDes PHY IP可以快速、轻松地集成到SoC系统中,可以与Cadence或第三方PIPE兼容的控制器进行无缝对接。多协议SerDes PHY IP为高要求运用的客户提供了一个低成本、多功能、低功耗的解决方案。不仅为SoC集成商提供卓越的性能与灵活性,同时能够满足高性能的设计要求。

目前这款多协议SerDes PHY IP 已经可以支持SMIC14SFP 和 SMIC12SFe工艺节点。除了10G多协议SerDes PHY IP,Cadence 在2019年9月还发布了SMIC 14nm工艺下经过测试芯片验证的DDR PHY IP,它采用SMIC 自有标准库单元,支持DDR3/4/LPDDR3/4/X协议,**速度可达4266Mbps。

时间:2020-04-30 摘自:Cadence




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