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Synopsys推出ARC内核

发布日期:2020-04-08

GRCC汽车电子电气架构创新发展论坛

2020-04-08 18:01:50

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Synopsys宣布推出适用于高性能嵌入式应用的DesignWare ARC HS5x和HS6x处理器IP系列。


具有单核和多核版本的32位ARC HS5x和64位HS6x处理器是新的超标量ARCv3指令集体系结构(ISA)的实现,在16纳米制程技术下,每个内核可提供多达8750 DMIPS典型条件,使其成为迄今为止性能**的ARC处理器。


新型ARC HS处理器的多核版本包括一个创新的互连结构,该结构可链接多达12个内核,并支持多达16个硬件加速器的接口,同时保持内核之间的一致性。


处理器可以配置为实时运行,也可以配置为支持对称多处理(SMP)Linux和其他高端操作系统的高级内存管理单元(MMU)。



为了加速软件开发,生成代码的ARC MetaWare开发工具包支持ARC HS5x和HS6x处理器。


这些处理器旨在满足包括固态驱动器(SSD),汽车控制和信息娱乐,无线基带,无线控制和家庭网络在内的各种高端嵌入式应用的功率,性能和面积要求。


ARC HS5x和ARC HS6x处理器基于新的ARCv3 ISA,它实现了完整的32位和64位指令范围。这些处理器具有高速10级双问题流水线,可在不增加功率和面积的情况下提高功能单元的利用率。


HS5x处理器具有可以执行所有ARCv3 32位指令的32位流水线,而HS6x处理器具有可以执行32位和64位指令的完整64位流水线和寄存器文件。


此外,ARC HS6x支持64位虚拟和52位物理地址空间,以实现对当前和未来大型内存的直接寻址,以及128位加载和存储的有效数据移动。


ARC HS5x和HS6x处理器的多核版本均包含高级的高带宽内部处理器互连,该互连旨在通过异步时钟和高达800 GB / s的内部聚合带宽来简化开发和时序收敛。


为了进一步简化多核配置中的物理设计和时序收敛,每个核可以驻留在自己的电源域中,并与其他核具有异步时钟关系。一个新的128位向量浮点单元以2周期的累积等待时间支持F16,F32和F64操作。


与所有ARC处理器一样,HS5x和HS6x处理器是高度可配置的,并实现了ARC处理器扩展(APEX)技术,该技术可支持自定义指令来满足每个目标应用程序的独特性能,功耗和面积要求。


Synopsys的ARC MetaWare Development Toolkit支持HS5x和HS6x处理器,该工具包包括针对处理器的超标量架构进行了优化的高级C / C ++编译器,用于调试和分析代码的多核调试器以及用于预编译的快速指令集模拟器(ISS)。硬件软件开发。


精确周期的模拟器也可用于设计优化和验证。对处理器的开源软件支持包括Zephyr实时操作系统,优化的Linux内核,GNU编译器集合(GCC),GNU调试器(GDB)以及相关的GNU编程实用程序(binutils)。


第三方合作伙伴可以提供其他硬件和软件工具,从而使开发人员可以灵活地为其设计项目选择**和最熟悉的工具。


内核将于2020年第三季度上市。新处理器将包括ARC HS56,HS57D,HS58,HS66,HS68和多核版本(HS56MP,HS57DMP,HS58MP,HS66MP,HS68MP).





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